资 源 简 介
会翻开这本笔记的读者，估计你们都受够了参考书的“权威”，即使把厚厚的参考书都啃完了，发觉自己对Verilog HDL 语言的理解还是“迷迷糊糊”。呵呵，笔者也是过来人，笔者当然清楚这样的心情，那种感觉真的是想“涅破了蛋蛋”。当读者还没有进入正章之前，笔者有责任帮读者们来个简单的扫盲扫盲。扫盲的目的有许多，第一是更进一步刷新读者对Verilog HDL 语言的认识。第二则是可以清楚表达笔记所要讨论的范围。
各种的HDL 语言
很多进入FPGA 世界不久得朋友，第一个要学习当然是HDL 语言，在网上流行的有Verilog 和VDL 这两个HDL 语言。如果读者是VDL HDL 语言的爱好者，那么读者可以立即把这本笔记关了。在笔者的眼中VDL 太石板了，好像带着三角眼睛的中年女老师，对男学生都要求和尚头；对女生的裙字一定要长裙，这就是VDL 给笔者的印象。
笔者不是说它不好，只是笔者嫌它麻烦而已。反之Verilog 却像是一个活泼而且爱捣蛋的小男孩，我们知道小男孩的思想很简单却很俏皮，我们要很难捉拿它。网上有一个很常见的问题：“学习VDL HDL 好？还是学习Verilog HDL 好？”。.. 唉~朋友，很多问题的答案都是明显的。笔者会很好客的说：“来来来！Verilog HDL 很有趣也很好玩，不要理那个石板的VDL HDL”。
“为什么笔记选择Verilog HDL 语言？”
嗯。.. 这个问题笔者也很难回答，笔者是被特权同学带入这个世界的。当时学习的时候没有考虑那么多，但是后来发现到Verilog HDL 语言有太多的潜能了，笔者不小心就陷入研究它的陷阱了。Verilog HDL 语言的语法和格式都比较随便，它没有VDL HDL 语言那么严谨，可能是这个原因吧？事实上选择VDL HDL 语言也好，还是选择VerilogHDL 语言也好，都是一些萝卜青菜的问题（各有所爱）。笔者自身不喜欢受限制太多，故Verilog HDL 语言和笔记意气相投，所以笔者最终还是选择了它。
HDL 语言的层次
有一个很好笑的话题，老师常常都说HDL 语言的层次是汇编语言和C 语言的之间。假设汇编语言是低级语言，C 语言是高级语言，那么HDL 语言既是不上又不小？啊哈哈哈，如果站在人类之中它亦是不男也不女。我们不需要为这个无聊的话题，浪费太多思考的时间。HDL 语言的英文全名是Hardware Description Language ，中文译名就是硬件描述语言。事实上无论是汇编语言也好还是C 语言也好，它们的作用就是用来控制处理器，反之HDL 语言的作用只是用来建立一个硬件的模块而已。
打个比方，假设有一个c51 单片机的串口硬件，我们可以使用汇编语言去控制它，我们也可以使用C 语言去控制它。但是站在HDL 语言的角度上，我们可以建立一个受控制的串口硬件模块，我们也可以建立一个不受控制（是自动的意思，而不是暴走的意思）的串口硬件模块，当然我们也可以用HDL 去控制一个可以受控制的串口硬件模块。从这一点，我们就可以看出HDL 语言和汇编语言与C 语言基本上就在不同的层次上的东东，我们又何为把它们来作比较呢？但是在一些标准上HDL 语言却是硬件语言又是低级语言（凡是涉及硬件的通通都被打入低级语言的冷宫），总而言之HDL 语言的层次就是很暧昧就是了。
实际上还有不同层次级的HDL 语言，如SystemVerilog 或者SystemC。传言上它们都是系统级的HDL 语言，相比之下Verilog HDL 语言和VDL HDL 语言的层次都称为模块级。但是这些层次的区分一点也不重要，只要把Verilog HDL 语言掌握得好，读者什么层次都可以实现。
