资 源 简 介
在7系列设备的ILOGICblock中有专属的registers来实现inputdouble-data-rate（DDR）registers。这些特性可以通过实例化IDDR原语实现。•OPPOSITE_EDGEmode•SAME_EDGEmode•SAME_EDGE_PIPELINEDmode在Virtex-6架构中，SAME_EDGE和SAME_EDGE_PIPELINED模式是一样的。这些模式允许设计者在ILOGICblock中把fallingedge的data传输到risingedgedomain里，节省CLB和clockresources，而且提高了性能。这些模式用DDR_CLK_EDGE定语可以实现。下面介绍详细介绍这些模式。OPPOSITE_EDGE模式一个传统的DDRsoluTIon或者叫OPPOSITE_EDGE模式，通过在ILOGICblock中的一个singleinput完成的。输出Q1在clock的上升沿，Q2在clock的下降沿时，data输出到FPGA里。这个结构和Virtex-6FPGA类似。下图显示了使用OPPOSITE_EDGE模式时，inputDDR的时序图。
