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FPGA器件的仿真验证和设计约束与时序分析及状态机设计技巧详细说明

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  • 标      签: 时序 cpld fpga

资 源 简 介

仿真(SimulaTIon)即利用软件方法,对所设计的系统进行功能及时序验证的过程。它是设计项目成功与否的关键,设计的大部分时间均被用于仿真。通常,硬件系统的仿真分为两种,即功能仿真和时序仿真,或称为前仿真和后仿真。FPGA/CPLD常用的仿真软件包括Mentor公司的Modelsim、Adec公司的AcTIve-HDL、Cadence公司的NC-Veog和NC=WHDL、Synopsys公司的VCS/SS及FPGA/CPLD厂商的集成开发环境中自带的仿真工具,如AlteraQuartus中集成的仿真软件等
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