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使用时钟PLL的源同步系统时序分析

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  • 上传时间:2021-11-13
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  • 标      签: PLL

资 源 简 介

使用时钟PLL的源同步系统时序分析一)回顾源同步时序计算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TImeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold TIme下面解释以上公式中各参数的意义:Etch Delay:与常说的飞行时间(Flight TIme)意义相同,其值并不是从仿真直接得到,而是通过仿真结果的后处理得来。请看下面图示:图一为实际电路,激励源从输出端,经过互连到达接收端,传输延时如图示Rmin,Rmax,Fmin,Fmax。图二为对应输出端的测试负载电路,测试负载延时如图示Rising,Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。
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