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FPGA时序约束实际工程中fix timing问题的解决方法

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  • 标      签: 时序 Xilinx fpga

资 源 简 介

xilinx的Vivado工具也一直在更新,到本人记录此文的时候,Vivado已经有2017.3版本了,建议大家使用最新的Vivado工具。继续上一篇博客中提到的约束问题,在修改了TIming约束之后,有了false_path,set_mulTIcycle等宽松的命令之后,如果TIming还不收敛,那就可以考虑适当增加place约束来达到效果。尝试不同的Place策略,Vivado的P&R过程是可以选择不同策略的,大家最好在vivado的tcl命令行中,输入place_design-help,可以看本文附图的Log,注意我圈出来的选项,-direcTIve有丰富的选择,如果在你的flow里不做配置,会用Default,可以尝试Explore、ExtraNetDelay_high等策略;
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