资 源 简 介
约束管理器是一个交叉的平台，以工作簿和工作表的形式在Cadence PCB设计流程中用于管理所有工具的高速电子约束。约束管理器让你定义、查看和校验从原理图到分析到PCB设计实现的设计流程中每一步的约束。可以使用约束管理器和SigXplorer Expert开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。
本培训教材描述的主要是怎样在约束管理器中提取约束，并且约束如何与原理图和PCB的属性同步。本教材的内容是约束管理器、Concept HDL和PCB Design的紧密集成的集锦。
所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。
教材主要内容如下：
· 第1章～第7章主要关于原理图约束管理器使用：
· 在约束管理器中提取ECs（电子约束）；
· 在原理图和约束管理器中执行ECO；
· 在Concept和PCB Design中传递ECs。
这部分面向Concept HDL的约束管理器的初学者，但是要熟悉Concept HDL和PCB Design。此教材不讨论Concept HDL和PCB Design不同模式和属性的细节，但是会详细地讨论约束管理器过程。
为了快速理解约束管理器的主要特点，可以看看Concept HDL的多媒体教材。请见Help – Learning Concept HDL– Demos in Concept HDL。
将练习文件project.zip解压缩到一个空的路径design。
确认设置环境变量CONCEPT_INST_DIR到Cadence安装路径（一般安装时设置好了）。
· 第8章～第12章主要关于PCB约束管理器使用，但是省略了与原理图相同的部分。
· 本培训教材附两个练习文件：project.zip和golderboard.rar。
