资 源 简 介
本章第一节将大体介绍一下感性意义上的UVM，这里不会讲的很详细，因为关于UVM的历史在网上已经有太多的资料第二节讲述验证平台的组成，这里也只是介绍一个轮廓。第三节开始则会教我们一步一步搭建一个UVM验证平台。或许有人会说这种方式会不会是太激进了，毕竟前一节还在教大家什么是UVM，后一节就开始尝试着一个能够运行起来的UVM验证平台。我自己最开始学习UVM是从 ovm cookbook开始的，那个时候，当我把那本书看完的时候，都没有搞明白一个正常的 testbench应该怎么写法。其各章节之间各自为政，同时到最后也没有一章完整的把所讲述的东西给整合起来。这种感觉让我在最开始学习的时候感觉相当的难受。基于这一点，本书采取与 ovm cookbook完全相反的策略，最开始的时候就给出一验证平台，之后的章节详细讲解验证平台的各个部分。读者可以与 ovm cookbook对照着来看在传统的程序语言的教材中，第一章要讲述的肯定是 hello world程序。因为 helloworld可以让开发让人员第一次真真切切的感受到自己的存在，当看到电脑按照自己的要求输出了东西的时候，那种喜悦感与成就感是无与伦比的。采用这种貌似“激进”的方式，在本章结束的时候，读者就可以自己搭建起个简单的验证平台了，这个平台虽小，不过五脏俱全，基于这个平台，后面章节讲述到的所有的内容都可以实验当然了，在本章描述的时候，会有很多地方让人非常不理解。先不要着急，把不会的地方默默记着，后面会一点一点的展开。本节最后一小节将会讲述UVM的执行流程。这一点对于那些好奇心极其浓的人来说，是极其必要的。但是同样的，如果你的好奇心不是那么浓，其实这一节完全可以不用看。我知道的一个OVM的用户，在使用OVM一两年之后，参与了多个项目的验证工作，但是当问到他验证整台的执行流程时，他不甚明了。不过这并不妨碍他成为一个合格的验证人员。
1.1.什么是UVM是 Universal Verification Methodology的缩写，即通用验证方法学。它起源于OVM（ Open VerificaTIon Methdology），是由 Cadence， Mentor和 Synopsys联合推出的新一代的验证方法学。在2010年5月，UVM曾经出过一个EA（ early adopTIon）版本，这个版本里，只是单纯的把OVWM中所有的类的前缀由OVM改为了UVM其它几乎没有任何变动。从这里可以看出UVM与OVM的深厚渊源。UVM的第个正式版本1.0是在2011年2月发布的，而截止到本书写作完成时（2011年12月）的最新版1.1版则是在2011年6月发布的
UVM主要用于验证数字逻辑电路的正确性。何谓验证？在数字电路的设计流程中，最开始的时候会定义需求，把需求细化成为特性列表（ feature list，之后设计人员利用 verilog或者 systemverilog把特性列表翻译成为RTL代码。在翻译的过程中由于各种各样的原因，如设计人员自身对于 feature list的理解不清，设计人员不小心遗漏了某种情況，这样翻译后的RTL代码就不能完全的反映 feature list.验证的含义就是把 feature list和RTL代码比对，看看RTL是否能实现 feature list的功能被測试的RTL代码通常称为DUT（ Design Under Test）或者DUV（ Design UnderVerificaTIon），本书统一使用DUT的称谓
