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解决FPGA时序问题的八条知识点

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  • 上传时间:2021-07-12
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  • 标      签: 时序 寄存器 fpga

资 源 简 介

忠告一、如果时序差的不多,在1NS以内,可以通过修改综合,布局布线选项来搞定,如果差的多,就得动代码。忠告二、看下时序报告,挑一个时序最紧的路径,仔细看看是什么原因导致,先看逻辑级数是多少?是哪种电路有问题,乘法器或者还是RAM接口数据先弄清楚哪儿的问题忠告三、搞时序优化的话插入寄存器是王道但也要看具体情况不一定都得插寄存器,插入寄存器效果不明显的话,先检查一下寄存器插入的位置,如果寄存器不是在关键路径的中间插入而是在某一端的话,确实不大明显忠告四、把关键路径找出来,看时序报告,看是什么原因导致频率上不去,如果是组合逻辑复杂,就优化逻辑或者复制逻辑,如果是DSP延迟大,就选多级流水的,只要想搞到150,就一定可以。
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