资 源 简 介
本文叙述了FPGA的亚稳定性，叙述了它是如何发生的，是如何导致设计失效的。文中说明了如何计算亚稳定性能的MTBF值，并解释了器件和设计性能的变化将会如何影响该值
引言：亚稳定性（ Metastability）是数字设备（含FPGA）中导致系统失效的一种现象，当信号在非相关时钟域或异步时钟域之间传输时发生。本文叙述FPGA中的亚稳定性，讨论了它如何发生，如何导致系统失效
数字电路的设计者通过对两次失效之间间隔的平均值（MTBF）进行计算，得到亚稳定性定量描述，从而指示设计者采取适当的方法以减少发生失效的可能性（几率）。本文讲解了如何根据不同的器件和设计参数计算MTBF，解释了FPGA厂商和FPGA设计者两方面是如改善MTBF的。设计者运用相关的设计技术和优化方案，减少亚稳定失效的几率，使得系统的可靠性得以提高
何为亚稳定性（ Metastability）
数字器件（例如FPGA）中所有的寄存器都具有所设定的时序要求。根据该要求，每一个寄存器都可以正确地捕获它输入端口的数据，并激励输出信号至它的输出端口。为了保证这种操作的可靠，寄存器的输入信号必须在时钟沿之前的最小时间段保持稳定（寄存器建立时间），以及在时钟沿之后的最小时间段保持稳定（寄存器保持时间t）。然后在特定的时钟输出延迟（t）之后，寄存器产生有效的输出。如果某个信号的传输违背了上述建立时间ts和保持时间th的要求，该寄存器就有可能进入亚稳态。发生亚稳态时（某些时钟周期），寄存器的输出值会漂浮在高电平（高状态）和低电平（低状态）之间，这也就意味着指定的输出高状态和输出低状态会在t。之后再度被延迟在同步系统中，输入信号总是满足寄存器的时序要求（设计必须），所以亚稳态不会发生通常，若在无关时钟域电路或异步时钟域电路之间发生信号传输，亚稳态问题将会发生。此时，设计者不能保证这些信号能符合ts和th，这是因为这些信号可能在相对于目标域时钟的任何时刻到达。而这些信号中的任何一个若发生ts和t时序违规，将导致一次亚稳态输出。寄存器或者不符合时序要求进入亚稳态，或者符合时序要求回到稳态，这两种可能性兼而有之，而它们很大程度上取决于FPGA器件的制造工艺技术，以及运行时的条件。大多数情况下，寄存器将快速地返回到指定的稳定状态。
