资 源 简 介
Active-HDL是集成VHDL，Verilog，EDIF，System C开发环境美国、内华达州－提供ASIC及FPGA先进设计工具以及混合语言模拟的领导厂商－Aldec,Inc.，于近日宣布Active-HDL最新版本-Active-HDL 8.1，已于2008年09月11日正式上市。Active-HDL是集成VHDL，Verilog，EDIF，System C开发环境。它由设计工具，VHDl&Verilog编译器，单仿真内核，调试工具，图形仿真和资源、库等管理工具，可让用户运行仿真，综合，实现，以及第三方工具。 Aldec公司所提供的高阶FPGA及ASIC设计和验证环境—Active-HDL，能够协助工程人员进行电信、军事，或者消费性电子等应用的硬体实现。Aldec公司所提供的高阶FPGA及ASIC设计和验证环境Active-HDL，能够协助工程人员进行电信、军事，或者消费性电子等应用的硬体实现。Active-HDL能够和业界标准相容，如IEEE、ISO、IEC及其它标准等，它为您的设计提供了极广的覆盖率及支援。Active-HDL能够和业界标准相容，如IEEE、ISO、IEC及其它标准等，它为您的设计提供了极广的覆盖率及支援。 其它强大的功能和工具，如程式码覆盖率分析(Code Coverage Analysis)，图表编辑器，和状态图表编辑器，都能协助您以非平行的方式检视您的设计元素。其它强大的功能和工具，如程式码覆盖率分析(CodeCoverageAnalysis)，图表编辑器，和状态图表编辑器，都能协助您以非平行的方式检视您的设计元素。Active-HDL具备除错工具，能支援Soft或Hard IP Core元件；其它的特色如图形化使用介面、程式语法、或混合模式开发都能加快您的设计速度。Active-HDL具备除错工具，能支援Soft或HardIPCore元件；其它的特色如图形化使用介面、程式语法、或混合模式开发都能加快您的设计速度。
