资 源 简 介
笔者详细的谈论许多在整合里会出现的微妙思路，如：如何把计数器/定时器整合在某个步骤里，从何提升模块解读性和扩展性。此外，在整合篇还有一个重要的讨论，那就是for，while 和do 。.. while 等循环。这些都是一些顺序语言的佼佼者，可是在Verilog HDL 语言里它们就黯然失色。
要在Verilog 要实现for 和while 等循环是一个矛盾的作业，这话何说呢？首先我们可以用Verilog 来模仿for 和while 等循环，这也是第一章的重点。可是随着我们深入了解Verilog 各种不同的运行模式，模仿就会失去意义。.. 因为只要有一个指向步骤的i 再加上一些整合的技巧，怎么样的循环我们都可以实现，这也是第五章的重点。当然整合篇所讨论的内容不单是循环而已，整合篇的第二个重点是理想时序和物理时序的整合。说实话，笔者自身也认为要结合“两个时序”是一件苦差事，理想时序是Verilog的行为，物理时序则是硬件的行为。不过在它们两者之间又有微妙的“黏糊点”，只要稍微利用一下这个“黏糊点”我们就可以非常轻松的写出符合“两个时序”的模块，但是前提条件是充足了解“理想时序”。
整合篇里还有一个重点，那就是“精密控时”。实现“精密控时”最笨的方法是被动式的设计方法，亦即一边仿真，一边估算时钟的控制精度。这显然是非常“传统”而且“古老”的方法，虽然有效但往往就是最费精神和时间的。相反的，主动式是一种讲求在代码上和想象上实现“精密控时”的设计方法。主动式的设计方法是基于“理想时序”“建模技巧”和“仿顺序操作”作为后盾的整合技巧。不说笔者吹牛，如果采用主动式的设计方法驱动IIC 和SDRAM 硬件，任何一段代码都是如此合情合理。
虽然在整合篇里还出现不相关的浮点数。事实上，笔者偶尔在寻找资料的时候才发现浮点数和Verilog 有关的参考资料实在少得可怜。激动下，笔者写出浮点数加法器，减法器，乘法器和减法器的现实原理。这样做，一是为了补充这方面资料的不足，二是为了最后一章（优化和平衡）有足够的写作资源。
整合篇最后的重点就是模块的优化和平衡。笔者在其中解释到：在优化中常常会出现优化偏向的误点。一般从单片机过度而来的同学，都会把优化偏向“越快越好”，但是在实际里， Verilog 的优化是“平衡”的：要嘛就是牺牲资源提升操作速度；要嘛就是牺牲操作速度节省资源；要嘛就是牺牲输出质量来优化前两者。以此类想，最终我们会遇上Verilog 的各种操作模式。
在最后笔者还稍微解释有关组合逻辑设计和转换的知识与技巧。可能是基于建模技巧的优势，笔者设计的模块可以在各种操作模式之间相互转换。总而言之整合篇要讨论的内容都是在：循环，组合逻辑，操作模式，理想时序和物理时序之间盘旋的整合技巧。
