资 源 简 介
本文档的主要内容详细介绍的是FPGA经常有哪些常见警告应该如何解决。1.Foundclock-sensiTIvechangeduringacTIveclockedgeatTIme《TIme》onregister“《name》”原因：vectorsourcefile中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施：编辑vectorsourcefile2.VerilogHDLassignmentwarningat《location》：truncatedvaluewithsize《number》tomatchsizeoftarget（《number》原因：在HDL设计中对目标的位数进行了设定，如：reg［4:0］a;而默认为32位，将位数裁定到合适的大小措施：如果结果正确，无须加以修正，如果不想看到这个警告，可以改变设定的位数3.Allreachableassignmentstodata_out（10）assign‘0’，registerremovedbyoptimization原因：经过综合器优化后，输出端口已经不起作用了4.Following9pinshavenothing，GND，orVCCdrivingdatainport--changestothisconnectivitymaychangefittingresults原因：第9脚，空或接地或接上了电源措施：有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些warning5.Foundpinsfunctioningasundefinedclocksand/ormemoryenables原因：是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此QuartusII把“clk”作为未定义的时钟。措施：如果clk不是时钟，可以加“notclock”的约束；如果是，可以在clocksetting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改：Assignments》Timinganalysisettings.。.》Individualclocks.。.》。..注意在Appliestonode中只用选择时钟引脚一项即可，requiredfmax一般比所要求频率高5%即可，无须太紧或太松。
