资 源 简 介
可合成Verilog是VerilogHDL［9］的一个子集，它位于当前合成工具（RTL和行为）的领域内。本文档指定了Verilog的一个子集V0.1。该子集旨在作为思想快速原型化的工具。开发所有可综合Verilog的语义所选择的方法是从过于简单的{V0{开始，然后在简单的语义中断时使其更加复杂。这样可以避免不必要的复杂性。计划对越来越大的子集（V1、V2等）进行重新排序，这些子集将收敛到剑桥VFEproject2中使用的Verilog版本。不同的工具对Verilog有不同的解释：像Cadence的verilogxl这样的行业标准模拟器是基于事件调度的。合成器和周期模拟器基于不太详细的时钟寄存器传输级（RTL）语义。有必要为Verilog提供一个明确的语义，为确定行为原型与综合逻辑之间的等价性提供依据。Verilog的正常语义是基于事件的，即电线和寄存器中值的变化。这种事件策略可以精确地建模详细的异步行为，但粒度非常小，不容易支持形式化验证。大多数实用的形式化方法（如模型检验和定理证明）都是以系统的执行轨迹来描述系统的，它们是状态序列（或树）。可以将模拟语义描述为“面向边”，将跟踪语义描述为“面向级别”。这两个视图之间的关系是通过在模拟周期中累积更改（事件）来获得在周期结束时保持的状态。在模拟时间的连续时刻，模拟周期静止到的状态序列将被称为模拟跟踪语义或仅仅是跟踪语义。如果存在竞态条件，则给定状态可能存在多个可能的后继状态，因此需要一棵树来准确描述事件语义（即分支时间）。然而，标准硬件合成方法创建了确定性时序机，其执行可以用线性描述踪迹。因此，这里提供给Verilog的跟踪语义将由序列而不是树组成。我们的部分目标是提供足够的语法条件来保证线性跟踪语义与事件语义等价。满足这些条件的Verilog合成的硬件将模拟源代码。跟踪语义与事件（模拟）语义（即模拟时间）具有相同的时间标度，但在单个模拟周期（增量时间）内从单个事件中抽象出来。时钟顺序系统也可以更抽象地根据连续过程中寄存器中的状态序列来查看时钟周期。这种观点将被称为时钟周期语义或仅仅是周期语义。3如果只考虑锁存在时钟边缘的状态，某些类型的硬件（例如透明电平敏感锁存器）的近似性相当差，因此最好使用跟踪语义来实现这些硬件之间的等价性。
