资 源 简 介
本书结合作者多年工作经验，深入地讨论了AlteraFPGA/CPLD的设计和优化技巧。在讨论FPGA/CPLD设计指导原则的基础上，介绍了Altera器件的高级应用；引领读者学习逻辑锁定设计工具，详细讨论了时序约束与静态时序分析方法；结合实例讨论如何进行设计优化，介绍了Altera的可编程器件的高级设计工具与系统级设计技巧。目录第1章可编程逻辑设计指导原则11.1可编程逻辑基本设计原则11.1.1面积和速度的平衡与互换原则11.1.2硬件原则111.1.3系统原则131.1.4同步设计原则171.2可编程逻辑常用设计思想与技巧191.2.1乒乓操作191.2.2串并转换211.2.3流水线操作221.2.4异步时钟域数据同步231.3Altera推荐的CodingStyle271.3.1CodingStyle的含义271.3.2结构层次化编码(HierarchicalCoding)271.3.3模块划分的技巧(DesignParTITIoning)291.3.4组合逻辑的注意事项301.3.5时钟设计的注意事项331.3.6全局异步复位资源391.3.7判断比较语句case和if...else的优先级391.3.8使用Pipelining技术优化时序391.3.9模块复用与ResourceSharing401.3.10逻辑复制421.3.11香农扩展运算431.3.12信号敏感表461.3.13状态机设计的一般原则461.3.14AlteraMegafuncTIon资源的使用481.3.15三态信号的设计491.3.16加法树的设计491.4小结521.5问题与思考52第2章Altera器件高级特性与应用532.1时钟管理532.1.1时序问题532.1.2锁相环应用602.2片内存储器692.2.1RAM的普通用法692.2.2RAM用做移位寄存器732.2.3RAM实现固定系数乘法742.3数字信号处理752.3.1DSP块资源752.3.2工具支持792.3.3典型应用792.4片外高速存储器802.4.1存储器简介802.4.2ZBTSRAM接口设计832.4.3DDRSDRAM接口设计852.4.4QDRSRAM接口设计992.4.5DDR3、QDRII+和RLDRAMII+1002.4.6软件支持和应用实例1002.5高速差分接口和DPA1022.5.1高速差分接口的需求1022.5.2器件的专用资源1022.5.3动态相位调整电路(DPA)1092.5.4软件支持和应用实例1112.6高速串行收发器1152.7小结1162.8问题与思考116第3章LogicLock设计方法1173.1LogicLock设计方法简介1173.1.1LogicLock设计方法的目标1183.1.2LogicLock设计流程1203.1.3LogicLock设计方法支持的器件族1203.2LogicLock区域1203.2.1Region的类型与常用属性值1213.2.2Region的创建方法1223.2.3Region的层次结构1273.2.4指定Region的逻辑内容1283.3LogicLock的约束注意事项1303.3.1约束优先级1303.3.2规划LogicLock区域1313.3.3向LogicLock区域中布置器件特性1313.3.4虚拟引脚(VirtualPins)1323.4反标注布线信息1333.4.1导出反标注布线信息1343.4.2导入反标注布线信息1363.5LogicLock设计方法支持的TclScripts1363.6QuartusII基于模块化的设计流程1373.7小结1473.8问题与思考147第4章时序约束与时序分析1484.1时序约束与时序分析基础1484.1.1周期与最高频率1494.1.2利用QuartusII工具分析设计1514.1.3时钟建立时间1544.1.4时钟保持时间1554.1.5时钟输出延时1554.1.6引脚到引脚的延迟1564.1.7Slack1564.1.8时钟偏斜1574.1.9QuartusII时序分析工具和优化向导1574.2设置时序约束的常用方法1584.2.1指定全局时序约束1594.2.2指定个别时钟约束1634.3高级时序分析1714.3.1时钟偏斜1714.3.2多时钟域1734.3.3多周期约束1734.3.4伪路径1804.3.5修正保持时间违例1824.3.6异步时钟域时序分析1834.4**小化时序分析1844.5使用Tcl工具进行高级时序分析1854.6TImeQuest简介1864.7小结1894.8问题与思考189第5章设计优化1905.1解读设计1905.1.1内部时钟域1915.1.2多周期路径和伪路径1925.1.4平衡资源的使用1935.2设计优化的基本流程和首次编译1945.2.1设计优化基本流程1945.2.2首次编译的约束和设置1955.2.3查看编译报告1975.3资源利用优化1995.3.1设计代码优化2005.3.2资源重新分配2005.3.3解决互连资源紧张的问题2025.3.4逻辑综合面积优化2025.3.5网表面积优化2065.3.6寄存器打包2085.3.7QuartusII中的资源优化顾问2105.4I/O时序优化2105.4.1执行时序驱动的编译2105.4.2使用IOE中的触发器2115.4.3可编程输入/输出延时2145.4.4使用锁相环对时钟移相2165.4.5其他I/O时序优化方法2175.5最高时钟频率优化2185.5.1设计代码优化2185.5.2逻辑综合速度优化2245.5.3布局布线器设置2265.5.4网表优化和物理综合2275.5.5使用LogicLock对局部进行优化2325.5.6位置约束、手动布局和反标注2335.5.7QuartusII中的时序优化顾问2345.6使用DSE工具优化设计2355.6.1为什么需要DSE2355.6.2什么是DSE，如何使用2355.7如何减少编译时间2375.8设计优化实例2385.9小结2415.10问题与思考242第6章Altera其他高级工具2436.1命令行与Tcl脚本2436.1.1命令行脚本2446.1.2Tcl脚本2486.1.3使用命令行和Tcl脚本2526.2HardCopy流程2536.2.1结构化ASIC2536.2.2HardCopy器件2566.2.3HardCopy设计流程2586.3基于NiosII处理器的嵌入式系统设计2616.3.1NiosII处理器系统2616.3.2Avalon交换结构2646.3.3使用SOPCBuilder构建系统硬件2676.3.4NiosIIIDE集成开发环境2706.3.5NiosII系统典型应用2766.4DSPBuilder工具2796.4.1DSPBuilder设计流程2796.4.2与SOPCBuilder一起构建系统2836.5小结2846.6问题与思考284第7章FPGA系统级设计技术2857.1信号完整性及常用I/O电平标准2857.1.1信号完整性2857.1.2单端标准2907.1.3差分标准2947.1.4伪差分标准2977.1.5片上终端电阻2977.2电源完整性设计2987.2.1电源完整性2987.2.2同步翻转噪声2997.2.3非理想回路3027.2.4低阻抗电源分配系统3057.3功耗分析和热设计3097.3.1功耗的挑战3097.3.2FPGA的功耗3097.3.3热设计3117.4SERDES与高速系统设计3137.4.1SERDES的基本概念3147.4.2AlteraStratixIVGX中SERDES的基本结构3177.4.3典型高速系统应用框图举例3237.4.4高速PCB设计注意事项3277.5小结3297.6问题与思考330
