资 源 简 介
静态时序分析（SAT）静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，给出正确是时序报告。进行静态时序分析，主要目的就是为了提高系统工作主频以及增加系统的稳定性。对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。相关参数分析建立和保持时间如下图所示，建立时间就是时钟有效沿到来之前数据必须保持稳定的最小时间；保持时间就是时钟有效沿到来之后数据必须保持稳定的最小时间；（数据输出延时）（触发器从时钟有效，数据从输入到达输出的时间）和缓冲延时是指时钟触发开始到有效数据输出的器件内部所有延时的总和。或简单地说：在时钟有效后，D的数据并不能立即传到Q端，这段等待的时间就是触发器的时钟到输出时间。（这个时间指的是当时钟有效沿变化后，数据从输入端到输出端的最小时间间隔。）而缓冲延时是指信号经过缓冲器到达有效的电压输出所需要的时间。二者之间有所区别：除了包含缓冲延时，还包括逻辑延时。如下图：给出确定的方法，zai在输出缓冲的末端直接相连一个测量负载，最常见的是50欧姆的电阻或30pF的电容，然后测量负载上的信号电压到达一定电平所需要的时间，这个电平称为测量电压（Vms），一般是信号高电平的一半。
