资 源 简 介
概述在很多发射应用中必须产生多路相对相位准确已知的模拟输出。在正交调制器中（图1），I和Q通道必须具有明确的相位关系来实现镜频抑制。图1中，DAC1和DAC2的延迟必须匹配。使用数字波束成形技术的发射器需要准确地控制大量DAC之间的相对相位。使用具有多路输入的DAC（MUX-DAC）如MAX19692，或具有数据时钟输出的内插DAC时，输入数据速率为DAC刷新速率的1/N，DAC在一个或两个数据时钟跳变沿锁存数据。MAX19692中N=4，输入数据速率为DAC刷新速率的1/4。DAC输出一个由输入时钟经数字分频得到的数据时钟（DATACLK）。DAC上电时，数字时钟分频器可在N个状态的任意一个启动。如果使用多个DAC，不同DAC的时钟分频器会在不同的状态启动，所以DAC会在不同的时间锁存数据。除非这种情况被发现并校正，否则不同的DAC输出数据时相互之间可能会有一个或更多个时钟周期的延迟。如果每个DAC的时钟分频器可以复位，那么这种情况可以避免，但是仍然会存在一些问题。如果其中一个时钟分频器发生错误，DAC会变得永久异相，除非执行一些错误状态检测方法。为了保证系统的可靠性，必须检测相位错误状态并改正。如果DAC工作于非常高速的状态下，那么复位信号与输入时钟的同步也可能是个难题。图2所示是MAX19692的时钟（CLKP，CLKN）和数据时钟（DATACLKP，DATACLKN）接口的简化框图。初始时钟由一个两位计数器四分频后用于锁存数字DAC输入。该计数器可能在四个状态中的任意一个启动（图3）。如果使用两个多路复用DAC，这两个DAC可能会在不同的状态启动。这可能导致DAC1的锁存与DAC2的锁存之间存在-1、0、1或2个时钟周期的延迟。MAX19692的数据时钟输出再由数据输入锁存时钟进行2分频或4分频。然后数据在双倍数据率（DDR）模式下在时钟的两个跳变沿进行锁存，或者在四倍数据率（QDR）模式下在时钟的每90°相位处进行锁存。如果多个DAC的数据时钟延迟相匹配，或数据时钟相互之间反相，那么锁存时钟相匹配。
