资 源 简 介
随着电子设计技术的飞速发展，专用集成电路（ASIC）和用户现场可编程门阵列（FPGA）的复杂度越来越高数字通信、工业自动化控制等领域所用的数字电路及系统的复杂程度也越来越高。没计这样复杂的电路及系统已不再是简单的个人劳动，而需要综合许多专家的经验和知识才能够完成。在数字逻辑设计领域，迫切需要一种共同的工业标准来统一对数字逻辑电路及系统的描述，把专家们设计的各种常用数字逻辑电路和系统部件建成宏单元（Megcel）或软核（Soft-Core）库供设计者引用，以减少重复劳动，提高工作效率。VHDL和erilogHDL这两种工业标准的产生顺应了历史的潮流，因而得到了迅速的发展。作为跨世纪的中国大学生应该尽早掌握这种新的设计方法，成为我国21世纪深亚徵米百万门级的复杂数字逻辑电路及系统设计的技术骨于，使我国在复杂数字电路及系统设计的竞争中逐步缩小与美国等工业发达国家的差距。硬件描述语言（HDL——HardwareDescripTIonLanguage）是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。数字逻辑电路设计者可以利用这种语言来描迷自已的设计思想然后利用电子设计自动化（下面简称为EDA）工具进行仿真，再自动综合到门级电路最后用ASC或FPGA实现其功能。目前，这种被称为高层次设计（High-level-design）的方法已被广泛采用。据统计，在美国硅谷目前约有80%的ASIC和FPGA已采用硬件描述语言进行设计。硬件描述语言发展至今已有二十多年的历史，并成功地应用于设计的各个阶段：仿真验证、综合等。到80年代，已出现了上百种硬件描述语言，它们对设计自动化起到了极大的促进作用但是，这些语言一般各廟面向特定的设计领域与层次，而且众多的语言使用户无所适从因此急需一种面向设计的多领域、多层次并得到普遍认同的标准硬件描述语言。进入80年代后期，硬件描述语言向着标准化的方向发展。最终，VHDL和erilogHDL语言适应了这种趋势的要求先后成为IEEE标准。
