资 源 简 介
[学习要求]可利用简单的VHDL语法进行简单组合逻辑电路和时序逻辑电路的设计。[重点与难点]重点：基于真值表的组合逻辑电路的设计； 基于状态机的时序电路的设计。难点：基于状态机的时序电路的设计。[理论内容]一、组合逻辑电路的设计对于很多的组合逻辑电路都可以利用卡诺图化简更简的逻辑电路，但在VHDL语言中我们没有必要化简，可以直接利用真值表对电路进行描述，化简的过程可由VHDL软件系统自动完成。下面我们以多路选择器为例，设计如图1所示的多路选择器。假定A、B、C、D和
以下是用不同语法实现的程序片段：--***************库定义部分************Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;--*************实体部分****************Entity MUX isPort(A,B，C，D : in std_logic_vector(3 downto 0);S: in std_logic_vector(1 downto 0);Z : out std_logic_vector(3 downto 0));end MUX;--*************以下采用并发语句实现*****************--************用When-else语句实现的结构体****************
