Xilinx AXI Interconnect

0、绪论在AMBA系列之AXI总线协议初探中，了解到AXI总线交互分为Master/Slave两端，而且标准的AXI总线支持不同的位宽，既然是总线，那么必须要支持总线互联，多Master，多Slave的场景，在AMBAAXISpecification的"AXIArchitecture->InterfaceandInterconnect"章节描述了Interconnect的含义；用于AXI总线互联，而且给出了一些基本的互联拓扑结构：1、共享地址和数据总线2、共享地址总线，多个数据总线3、多个地址总线、多个数据总线根据实际系统的需求，不同的交互速度和互联复杂程度来折中选择方案；换句话来说，实际的工程中，一个（或者多个）实际的主设备有AXIMaster控制器，一个（或者多个）从设备有AXISlave控制器，他（们）之间通过Interconnect作为桥梁，制定一套互联的规矩（数据/地址总线等）；我们可以把这个AXIInterconnect理解为一个独立的IPCore负责一些互联的事务；Xilinx定义了一套它的AXIInterconnecTIP，在Xilinx官方网站有对这个IP的介绍：https://china.xilinx.com/products/intellectual-property/axi_interconnect...Xilinx的AXIInterconnecTIPCore核心，由ProductGuide095（PG095）来描述：https://www.xilinx.com/support/documentation/ip_documentation/axi_interc...Xilinx的AXIInterconnecTIP和VivadoDesignSuite捆绑，产品描述：包含在Vivado和ISE设计套件中，不收取额外费用AXIInterconnecTIP将一个或多个AXI存储器映射的主器件连接到一个或多个存储器映射的从器件。AXI接口符合ARM®的AMBA®AXI第4版规范，包括AXI4-Lite控制寄存器接口子集。InterconnectIP仅用于存储器映射传输；AXI4-Stream传输不适用。AXIInterconnectIP可作为嵌入式开发套件(EDK)中Vivado®IP目录中的处理器内核使用，或者作为COREGenerator™IP目录中的独立内核使用。AXI4-Stream互联参考：《AXI4-StreamInfrastructureIPSuiteLogiCOREIPProductGuide(PG085)》ProductGuide095（PG095）中具体描述了AXIInterconnect支持的功能：AXI互联IP核允许任意AXI主设备和AXI从设备的连接，可以根据数据位宽、时钟域和AXISub-protocol进行转换。当外部主设备或从设备的接口特性不同于互联模块内部的crossbarswitch的接口特色时，相应的基本模块（Infrastructurecores）就会被自动的引入来执行正确的转换；支持的Feature如下：AXICrossbar：将一个或者多个相似的AXImemory-mappedMaster设备连接到一个或者多个相似的AXImemory-mappedSlave设备，也就是Masters和Slaves的互联；AXIDataWidthConverter：将一个AXImemory-mappedMaster连接到一个数据位宽不同的AXImemory-mappedSlave设备；AXIClockConverter：将一个AXImemory-mappedMaster连接到一个不同时钟域(Clockdomain)的AXImemory-mappedSlave设备；AXIProtocolConverter：将AXI4、AXI3或者AXI4-Lite协议的Master连接到不同AXI协议的内存映射Slave设备；AXIDataFIFO：在AXImemory-mappedMaster和Slave之间增加一组FIFO的缓冲；AXIRegisterSlice：在AXImemory-mappedMaster和Slave之间增加一组流水线寄存器；AXIMMU：为AXI提供地址段的decodingandremapping服务下面简单介绍一下一些部分1、AXICrossbar每一个被实例化的AXIInterconnect（互联模块）都包含一个AXICrossbar，用于多个MI（MasterInterface）和SI（SlaveInterface）的连接；Crossbar的SI可以被配置为1~16个SISlots，最多接受来自16个Master的传输，同样，MI可以被配置为1~16个MISlots，最多与16个Slaves进行通信；1.1、几种可以选择的Crossbar互联结构1.1.1、Crossbarmode(PerformanceOptimized)性能最优：共享地址通道，独立的多数据通道架构(SAMD：Shared-Address,Multiple-Data)；并行crossbar读和写通道，当发生多读写的时候，可以完全并行，互不干扰；可以根据配置连接的映射来减少crossbar数据路径进而减少资源的使用；共享的写地址仲裁器，加上一个共享的读地址仲裁器，通常仲裁器并不会影响吞吐；只有AXICrossbar被配置为AXI-4或者AXI-3的时候，Crossbarmode才有效；1.1.2、SharedAccessmode(Areaoptimized)面积最优：共享的写入数据、共享读取数据和单独的共享地址路径；一次传输仅支持一个事务；使用资源最小；更多的描述详见文章开头的PG0952、AXIDataWidthConverterMaster和Slave端Interface不同数据位宽的转换：支持的SlaveInterface(SI)数据位宽为：32,64,128,256,512or1,024bits支持的MasterInterface(MI)数据位宽为：32,64,128,256,512or1,024bits(mustbedifferentthanSIdatawidth).Whenupsizing,dataispacked(merged)whenpermittedbyaddresschannelcontrolsignals(CACHEmodifiablebitisasserted).Whendownsizing,bursttransactionsaresplitintomultipletransactionsifthemaximumburstlengthwouldotherwisebeexceededWhenupsizing,theIPcorecanoptionallyperformFIFObufferingandclockfrequencyconversion(synchronousorasynchronous)inaresource-efficientmanner3、AXIClockConverterMaster和Slave端Interface不同时钟域支持同步时钟的比例转换，(N:1and1:N)，转换的N是2支持异步时钟转换（比同步时钟消耗更多的资源，和latency）4、AXIProtocolConverter4.1、AXI4orAXI3toAXI4-LiteprotocolAXI-4或者AXI-3转到AXI4-Lite协议，burst事务转为AXI4-Lite的Single-Beat传输4.2、AXI4toAXI3protocol当针对AXI3从器件时，可通过分解事务处理内容来转换大于16拍的AXI4突发量5、AXIDataFIFO读写通道独立可配置基于32-深度的LUT-RAM基于512-深度的BRAM6、小结简单的描述了XilinxAXIInterconnectIP的部分内容，它的实现内部需要集成Arbiter或者Router来进行逻辑互联，官方的简要描述如下：可选的互联架构纵横机模式（性能最优化）：共享地址多数据(SAMD)纵横机架构，具有面向写入和读取数据通道的并行路径共享访问模式（面积最优化）：共享的写入数据、共享读取数据和单独的共享地址路径。AXI兼容协议（AXI3、AXI4和AXI4-Lite）包括：针对增量(INCR)突发量的长达256的突发长度当针对AXI3从器件时，可通过分解事务处理内容来转换大于16拍的AXI4突发量生成REGION输出，供有多个地址解码范围的从器件使用在每条通道上传播USER信号（如果有）；独立的每通道USER信号宽度（可选）传播服务质量(QoS)信号（如果有）；不被AXIInterconnect内核使用（可选）接口数据宽度：AXI4:32、64、128、256、512、或1024位AXI4-Lite:32位32位地址宽度连接1-16个主器件和1-16个从器件内置数据宽度转换、同步/异步时钟速率转换和AXI4-Lite/AXI3协议转换功能可选的寄存器slice流水线和数据路径FIFO缓冲可选的数据包FIFO功能时延发出AWVALID信号，直到完整的突发量存储在写数据FIFO中为止时延发出ARVALID信号，直到读数据FIFO有足够的空间存储整个突发量长度为止在纵横机模式下支持多种出色的事务处理功能循环依赖（死锁）的“每ID单从器件”避免法固定优先权和轮询仲裁支持整体针对每个已连接从器件的“信任区”安全功能支持只读和只写主器件和从器件，减少资源使用。参考文献：https://wenku.baidu.com/view/8d1d313ef121dd36a32d82be.html