资 源 简 介
本文档的主要内容详细介绍的是VHDL的设计基础知识资料免费下载。
VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言风格和语法规范类似于一般的计算机高级语言。VHDL的结构特点是将一项工程设计，或称设计实体分成外部（可视部分，端口）和内部（不可视部分，内部功能、算法）两部分。在对一个设计实体定义外部界面后，一旦其内部开发完成后，其他设计就可以直接调用这个实体。这种将设计实体分成内、外部分的概念是VHDL系统设计的基本点。
应用VHDL 进行工程设计的优点：
支持自顶向下的设计方法，具有更强的行为描述能力，抽象的行为描述避开了具体器件的结构。
支持模块化的设计方法，将大规模的设计分解并利用已有的设计模块。
硬件描述与与具体的器件的结构工艺无关，具有很强的移植能力。
可通过修改类属语句和子程序调用选择设计的规模与结构。
一个完整的VHDL语言的设计程序由以下5个部分组成：
库（Library）：库中存放了编译过的包集合定义、实体定义、构造体定义和配置定义。 ；
程序包（Package）：程序包中包含了一些常用的可供引用的包含了数据类型、子程序说明、元件说明和属性等；
实体（Entity ）：实体定义本设计的输入输出接口；
结构体（Architecture）：结构体对设计的实体行为或结构进行描述；
配置（ConfiguraTIon） ：配置为实体选定某个特定的结构体。
其中实体与结构体是VHDL语言程序中必不可少的。
VHDL语言中的库主要有以下几种：
IEEE库：是IEEE的标准库，包含了一些常用的包集合，如： STD_LOGIC_1164、STD_LOGIC_SIGNED、STD_LOGIC_UNSIGNED、STD_LOGIC_ARITH等；引用IEEE库中的包集合数据，在程序的开头部分必需编写与该包集合相关的库说明与包集合说明语句。
STD库：是VHDL语言的标准库，包含了VHDL语言中的标准包集合“STANDARD”，引用该包集合中的数据时，程序的开头部分无需编写与该包集合相关的库说明与包集合说明语句。
ASIC库：是各个可编程器件制造商提供的面向ASIC的逻辑门库，引用其中的包集合时必须有相应的库和包集合说明语句；
WORK库：是设计师用VHDL语言编写的模块，引用时无需说明语句；
用户库：是用户自己开发的库和包集合，引用时需要先说明；
