资 源 简 介
先来回顾一下有关时序的理论知识，上图是典型的同步时序模型及其时序图，由发起寄存器（rega）、组合逻辑、捕获寄存器（regb）及其中间的走线组成。源时钟clk到达rega的时钟端口时，会有一定的延迟，从而形成clka。同理，时钟延迟到达regb的时钟端口，形成clkb。Tco为有效数据出现在发起寄存器Q端口所需时间。Tdata为数据延迟，包括组合逻辑延迟和走线延迟。Tsu表示捕获寄存器建立时间要求。Th表示捕获寄存器保持时间要求。其中Tco、Tsu和Th是由FPGA的芯片工艺决定的。所以，我们所谓的时序约束，实际上就是对时钟延迟和Tdata做一定的要求或者干预，其中Tdata由组合逻辑（代码）及布局布线决定，这也决定了系统最高的工作频率。时间裕量时间裕量包括建立时间裕量和保持时间裕量（上图中的setupslack和holdslack）。从字面上理解，所谓“裕量”即富余的、多出的。什么意思呢？即保持最低要求的建立时间或保持时间所多出的时间，那么“裕量”越多是不是就意味着时序约束越宽松呢？应该是这样的。通俗的讲，一个FPGA工程在综合实现后，是否满足时序约束，其实就是看所有的捕获寄存器是否能正确稳定捕获到发起寄存器发出的数据。如上图所示，也就是说到达捕获寄存器的数据输入端口D（regb/D）的数据要满足建立和保持时间要求，也就是说在Tsu之前，currentdatavalid就要准备就绪，而在Th之后呢，currentdatavalid还要多维持一段时间。换言之，在Tsu之前以及Th之后多出的这部分时间，我们就称之为“裕量”，裕量越大，时序越宽松。裕量的大小与时钟频率、代码设计以及布局布线有着紧密的联系。一个设计的时序报告中，裕量为负数时，表示时序约束出现违例，虽然个别违例不代表你的工程就有致命的问题，但是这是一个风险（时序报告是按照工艺、电压以及温度的上下限给出的结果）。当违例数较多，也就意味着设计在实际环境中出现问题的概率也会越大。
